文/不雅察者网 吕栋
“韬定律”火到了中国台湾。
5月28日，英伟达CEO黄仁勋在中国台湾台北的一场宴请供应链伙伴的晚宴后接收媒体采访。当被问及对华为半导体“韬（τ）定律”和“逻辑折叠”本领的主见时，黄仁勋给出了一个颇为跑马观花的评价：“这对华为来说是打破，但对台积电并不是恫吓。”
他觉得台积电使用芯片堆叠和3D封装本领依然快10年，台积电的本领颠倒先进，“华为使用这种本领，不错在不将半导体制程线宽变得更细的情况下，把晶体管数目加倍，以至增多3到4倍，这是一种颠倒好的本领，但台积电和台湾领有这项本领依然10年。”
这一评价听起来公允，实则建立在一个根人道的诬陷之上。黄仁勋把华为的逻辑折叠当成了台积电种植了近十年的3D封装本领的同类物。他想说的是“你们作念的那些东西，台积电十年前就依然作念了”。但问题是，逻辑折叠和传统3D封装，根柢不是一个东西。
台媒截图
先望望华为到底作念了什么。逻辑折叠是华为韬定律的一项中枢本领，它将底本平铺在二维平面上的电路，通过三维立体折叠和垂直互连“堆叠”起来，使关键旅途走线长度缩小50%到80%，大幅斥责了信号传播的RC负载。
但这听起来似乎即是“把芯片堆起来”？事实远非如斯。
两者的中枢区别在于一个颠倒骨子的层面：2.5D/3D封装的中枢是连合依然成型的孤立裸芯（die），而逻辑折叠的中枢是从头布局单颗裸芯里面的逻辑门。用更直白的话来说，前者是在制造后期尽可能让不同芯片贴得更近，后者则是在设想图纸阶段就从根柢上缩小了信号的物理传输距离。逻辑折叠改变的是“信号自己要走多远”，而2.5D/3D封装改变的只是“不同芯片之间靠多近”。
这意味着什么？意味着逻辑折叠骨子上是芯片设想层面的电路拓扑重构，作用于单颗芯片里面逻辑层的纵向整合；而先进封装属于制造工艺层面的多芯片互联本领。二者处于皆备不同的本领综合层级，处治的是不同维度的问题。
打个比喻就更好判辨了。传统的2.5D封装就像把两个孤立的房间搬到脱色层楼，中间修一条走廊（硅中介层）让它们不错彼此来往。3D封装更进一步，就像把两栋孤立的楼叠起来，中间装几部电梯（TSV硅通孔），便捷楼上楼下串门。
但不论怎样作念，HBM和GPU骨子上仍然是两栋孤立的楼、两个物理上皆备分离的芯片。
而逻辑折叠呢？它是在设想一栋大楼里面的房间布局时，就把底本应该放在东西两头且需要经常通讯的两个房间，径直一个放在一楼、一个放在它的正上方，中间无须走廊、无须电梯井，只在楼板上打一个极其短小的垂纵贯说念（间距仅1.5微米的极短TSV），两个东说念主探个头就能对喊。这是“设想理念”的区别，不是“施工花样”的区别。
北京大学集成电路学院的一篇著作把这个区别讲得更绝对。著作建议了“真3D”与“赝3D”的范式分歧：赝3D以通盘这个词模块为最小单元被分到某一派die，天天爽夜夜爽夜夜爽精品视频模块里面的通盘尺度单元势必位于脱色派die；真3D则扶持模块内解放分歧，脱色模块内的尺度单元不错被漫衍到不同die，设想空间更大。在优化空间上，赝3D在每片die上各自进行优化，遍及复用传统2D芯片的EDA器具，不允许跨die逻辑变换、转移等操作；真3D则将多die构建的举座空间动作设想空间，各设想阶段均在齐备的三维设想空间中进行搜索和寻优，不遗弃跨die逻辑变换、转移等操作。
逻辑折叠把物理齐备的最小单元从“die”鼓吹到了“尺度单元在三维空间中的位置”。这才是真的的底层范式编削。台积电的CoWoS、SoIC等先进封装本领诚然优秀，但它们的使命对象是多颗孤立制造的die；逻辑折叠的使命对象是脱色颗die里面的组合逻辑门。一个是“把作念好的积木搭得紧凑一些”，一个是“在设想积木形式时就磋商如何让它我方站得更稳”。
这少许黄仁勋似乎并莫得提防到。他把逻辑折叠归类为“芯片堆叠和3D封装本领”，说他“台积电十年前就有了”，这个判断自己就把华为的本领和台积电的代工智商拉到了脱色个赛说念上进行比较，然后说“敌手跑得没我快”。
可问题在于，这根柢不是脱色条赛说念。
再看另一个层面的相反：先进封装的性能上风，必须与先进制程深度绑定智力皆备推崇。举例台积电的CoWoS封装即是与N2 2nm制程配套设想的，两者缺一都会导致收益大幅缩水。而华为逻辑折叠的中枢打破碰劲在于，在皆备不大幅改变现存制程节点的前提下，高h各种姿势调教1v1仅通过设想层面的创新，就齐备了单代55%的晶体管密度进步。这一卓著，在传统摩尔定律的演进旅途下，需要整整两个制程节点的迭代智力完成，耗时梗概3年。
华为麒麟2026芯片即是最佳的涌现。比拟麒麟9030 Pro，麒麟2026的晶体管密度大幅进步了53.5%，达到了238MTr/泛泛毫米，这意味着每泛泛毫米的芯单方面积上不错集成2.38亿个晶体管，表面上与Intel 18A工艺抓平，接近初代台积电3nm。同期，SoC性能核能效进步41%，最高主频进步近13%。这些数字不是靠减弱线宽、更换制程得来的，而是在设想端硬生生“挤”出来的。
更穷苦的是，这只是是运行。何庭波在演斗殴论文中给出了澄澈的道路图：从2026年到2031年，沿着韬定律旅途，晶体管密度将抓续进步，瞻望2031年将打破400MTr/mm²，CPU大核频率将打破5GHz。
到当时，基于韬定律的高端芯片晶体管密度贪图，将达到1.4纳米芯片制程的同等水平。也即是说，一条不依赖EUV、不依赖几何缩微的本判辨径，不错在5年内追平面前来源进制程的性能水平。台积电是不是领先10年？如若看的是“设想理念”这条新赛说念，谜底或许并不那么详情。
天然，这条路并不好走。韬定律要真的落地，需要的远不啻芯片设想厂商一家的戮力。何庭波在论文中说得颠倒精炼：“遍及怒放问题，无单一组织可孤立处治——器具链、尺度、基准、器件物理、经济模子均需跨界配合。”
逻辑折叠暗示
其中最难啃的骨头即是EDA器具链。传统的2D设想进程乃至现行的“赝3D”设想进程，已不及以承载逻辑折叠的后劲。要真的齐备逻辑折叠，物理设想必须在齐备的三维空间中搜索，模块内分歧、跨die互连与垂直热旅途优化要在脱色个优化框架下协同求解。
好音书是，北京大学集成电路学院依然在这方面获取了关键进展。该学院构建了面向逻辑折叠的“真3D”物理齐备EDA器具原型，隐蔽布局贪图和布局两个阶段，并通过GPU加快扶持千万级实例边界。比拟面前最具代表性的赝3D设想进程，该器具获取了平均约30%的线长缩减和昭彰的时序改善，在热感知方面启用调处优化后峰值温度平均着落3%以上。
韬定律的念念想内核，骨子上是一场从“几何念念维”到“系统念念维”的范式翻新。何庭波的论文揭示了四个层级的τ：晶体管层的皮秒级、电路层的纳秒级、芯片层的微秒级、系统/数据中心的秒级。韬定律的中枢是把通盘东说念主拉到脱色个账本前，全部用时刻单元来算账。工艺巨匠省下的5皮秒，和架构师、软件巨匠省下的5皮秒，在总账本里的权重一模不异。往日作念代工的只管把晶体管作念小，画电路图的只管布线，作念软件系统的只管写代码，全国话语欠亨。咫尺τ定律强行买通了这些层级之间的壁垒。
这恰正是中国半导体产业需要的底层念念想转型。黄仁勋的误读，折射出的是一个更无为的领略偏差：在摩尔定律的旧范式下浸润了太久，好多东说念主依然习尚了用“几何尺寸”“封装步地”来评判一切。但韬定律给出的谜底是，换一把尺子。
当几何尺寸的红利走到绝顶，最初进制程的资本飙升到难以承受，华为建议的是一条用“系统工程的整合智商”去对冲“单体芯片的工艺短板”的说念路。以时空换几何，以系统赢单点。这不是在台积电的赛说念上试图超越台积电，而是接力于于“换说念超车”。
黄仁勋说“台积电领先10年”，没错，如若只看3D封装这种制造工艺层面的话。但逻辑折叠根柢不是3D封装，它是一项设想理念层面的更正。把两件处于皆备不同综合层级的本领放在沿路比较，然后断言谁领先谁10年，这自己即是一个限度诞妄。大概说得更径直少许：黄仁勋或许并莫得隆重读何庭波的那篇论文。